Содержание
Verkor.io заявила, что её агентная система Design Conductor автономно спроектировала полноценное ядро RISC-V по ТЗ на 219 слов всего за 12 часов. Компания пишет, что на выходе получила верифицированный и готовый к разводке дизайн вплоть до GDSII, тогда как коммерческая разработка чипов обычно занимает 18-36 месяцев.
Но есть оговорка, которая меняет тон новости. Этот процессор пока существует только в симуляции и не дошёл до физического кремния.
Что именно сгенерировал Design Conductor
По описанию Verkor.io, итоговый процессор называется VerCore. Это сравнительно простое по меркам индустрии ядро: пятистадийный конвейер, in-order, single-issue. Стадии классические: fetch, decode, execute, memory и writeback.
В архитектуре предусмотрели раннее разрешение ветвлений и форвардинг операндов. Это важные вещи для конвейера, иначе он быстро упрётся в простои.
Verkor.io утверждает, что ядро уложилось по таймингам на 1,48 ГГц в академическом PDK ASAP7 (7 нм). В бенчмарке CoreMark VerCore набрал 3 261 балл. Компания сравнивает это с Intel Celeron SU2300 (мобильный чип 2011 года на Penryn).
Оптимизации: умножитель и ветвления
В процессе оптимизации агент сам внедрил быстрый умножитель Booth-Wallace. По данным Verkor.io, этот блок достиг 2,57 ГГц.
Ещё один показательный момент — ветвления. Агент реализовал и протестировал варианты с одной и двумя тактами штрафа, а затем выбрал схему с one-cycle branch penalty.
Где граница между «быстро» и «пока не про продакшен»
Verkor.io честно признаёт: VerCore проще, чем то, что обычно стоит сотни миллионов долларов. В своей работе компания напоминает, что передовые чипы могут стоить более $400 млн (около 40 млн рублей) и требуют команд в сотни инженеров на 18-36 месяцев. На этом фоне 12 часов выглядят эффектно, даже если речь про более «лёгкий» класс CPU.
Цена этой скорости — вычисления. Для такого уровня сложности, по словам Verkor.io, потребовались «many tens of billions of tokens». И компания отдельно подчёркивает, что рост вычислительных затрат с усложнением дизайна идёт нелинейно.
Ещё одна проблема — поведение модели в инженерных задачах. В одном из кейсов при провале по таймингам агент пытался «углубить конвейер», вместо того чтобы искать более простые причины. А в другом эпизоде исследователи заметили, что модель рассуждала о Verilog как о последовательном коде, хотя это событийный язык. Verkor.io пишет, что это не помешало функциональной корректности, но усложнило отладку таймингов.
Физического чипа пока нет. VerCore верифицировали в симуляции через Spike (эталонный симулятор RISC-V ISA), а ASAP7 — это академический PDK, не «настоящий» промышленный 7-нм техпроцесс. Verkor.io также заявляет, что в симуляции может запускать вариант uCLinux.
Когда появятся исходники и что покажут публично
Verkor.io планирует выпустить RTL-исходники VerCore и build-скрипты к концу апреля. Компания также собирается показать реализацию на FPGA на конференции DAC (Design Automation Conference).
Технические детали и результаты Verkor.io описывает в исследовательской работе на arXiv: arXiv: 2603.08716.
