Содержание
TSMC дала понять, что CoWoS ещё долго останется основной упаковкой для крупнейших AI-процессоров. Панельная технология CoPoS даст более крупные подложки, но пока уступает wafer-level процессам по плотности соединений.
Это важная развилка для рынка ускорителей ИИ. Современные AI-чипы уже давно не похожи на один большой кристалл под крышкой. Производители собирают в одном корпусе вычислительные кристаллы, HBM-память и интерпозеры. Чем больше таких элементов, тем сложнее развести питание и сигналы без потерь.
CoWoS ещё масштабируется до 58 крупных кристаллов
На European Technology Symposium старший вице-президент TSMC по развитию бизнеса и глобальным продажам Кевин Чжан заявил, что wafer-level упаковка ещё не упёрлась в потолок. По его словам, дорожная карта CoWoS тянется до уровня 14X и даёт возможность объединить 58 крупных reticle-sized кристаллов в одном корпусе.
Для понимания масштаба: reticle-sized die — это кристалл около максимального размера, который литографический сканер может экспонировать за один проход. Такие кристаллы используют в самых крупных GPU и AI-ускорителях. Собрать десятки таких чипов в одном корпусе — задача не про красивую компоновку, а про физику сигналов, тепла и питания.
Кевин Чжан сформулировал позицию довольно прямо: «Если посмотреть на нашу дорожную карту CoWoS, у wafer-level технологий ещё большой запас. Мы можем масштабировать CoWoS до 14X и развивать wafer-level интеграцию».
Главный тезис TSMC простой: панельная упаковка не заменит CoWoS в ближайшие годы. Она станет ещё одним вариантом для клиентов, которым нужен другой баланс площади, цены и сложности.
Панели больше, но wafer-level процессы точнее
Панельная упаковка привлекает размерами. Сейчас TSMC использует подложки до 120 × 150 мм, а следующие поколения CoWoS должны выйти на 150 × 250 мм. Панели стартуют с 310 × 310 мм, а в будущем могут вырасти до 515 × 510 мм или даже 750 × 620 мм.
| Технология | Ключевое преимущество | Ограничение |
|---|---|---|
| CoWoS | Высокая плотность соединений и зрелые wafer-level процессы | Меньшая площадь подложки против панелей |
| CoPoS | Более крупные панели для больших корпусов | Менее развитые инструменты и ниже плотность соединений |
Разница не только в размере заготовки. CoWoS опирается на инструменты, которые индустрия годами доводила для производства логических чипов: литографию, травление, осаждение и смежные процессы. Панельная упаковка использует другой парк оборудования, и он пока слабее по точности.
«С технологической точки зрения wafer-level процесс намного продвинутее панели. Я говорю не только про TSMC, а про индустрию в целом», — сказал Чжан.
Именно поэтому разговоры о быстрой замене CoWoS выглядят слишком смело. CoPoS может помочь там, где корпусу нужна огромная площадь. Но для самых плотных межсоединений TSMC пока видит преимущество за wafer-level подходом.
CoPoS выйдет на объёмы не раньше конца десятилетия
TSMC планирует завершить первую пилотную линию CoPoS в июне 2025 года. Между пилотной линией и заметным массовым производством обычно проходит два-три года, но здесь добавляется риск новых инструментов и новых процессов.
Базовый ориентир для HVM — 2028-2029 годы. Более осторожный сценарий с первыми коммерческими продуктами выглядит как 2029-2030 годы. Значимые объёмы могут прийти уже в первой половине следующего десятилетия.
У CoWoS была похожая судьба. Технология существовала несколько лет до резкого спроса со стороны AI-ускорителей. CoPoS, судя по текущей позиции TSMC, пойдёт тем же путём: сначала пилот, затем отдельные продукты, потом крупные заказы.
Кевин Чжан описал CoPoS как альтернативный маршрут, а не замену: «Наша цель — дать клиентам все варианты, чтобы они нашли оптимальное решение для продукта следующего поколения». Первая пилотная линия CoPoS у TSMC запланирована на июнь 2025 года.
