Содержание
В патентной заявке Intel описала память XBM — альтернативу HBM для ИИ-ускорителей, где компания убирает дорогой кремниевый интерпозер и переводит обмен данными на UCIe со скоростью 32 GT/s.
Документ опубликовали 2 июля 2026 года, но подали его еще 26 декабря 2024 года. Это важная оговорка. Перед нами не анонс продукта и не пункт дорожной карты Intel. Это патентная заявка, которая показывает направление инженерной мысли, но не обещает железо в стойке с серверами.
XBM убирает интерпозер из схемы HBM
Главная идея XBM — сохранить плотную память рядом с вычислительным кристаллом, но уйти от классической схемы HBM с широким параллельным интерфейсом и кремниевым интерпозером. Именно интерпозер делает современные HBM-сборки дорогими и сложными в производстве.
Обычная HBM складывает DRAM-кристаллы вертикально, соединяет их через TSV и общается с процессором через интерпозер. Шина там огромная — порядка 1024 бит на стек. Так HBM и получает высокую пропускную способность.
Но за ширину приходится платить. Каждую линию нужно развести через промежуточную кремниевую подложку между памятью и вычислительным чипом. Для ИИ-ускорителей это стало болезненным местом: вычислительные блоки растут быстро, а память не всегда успевает кормить их данными.
Intel в XBM меняет сразу две вещи: ячейку памяти и интерфейс. Вместо классической DRAM во front-end-of-line компания описывает 1T1C DRAM на тонкопленочных транзисторах в back-end-of-line. Проще говоря, память уезжает в слои металлизации над базовым транзисторным уровнем.
Как Intel собирает стек XBM
По заявке Intel, один кристалл XBM хранит около 1,5 ГБ данных и состоит из 768 блоков. Эти блоки разложены сеткой 32 на 24 и сведены в восемь каналов, у каждого — по восемь субканалов.
Стек собирают из восьми таких кристаллов, с перспективой масштабирования до 16 слоев. Между слоями Intel закладывает TSV-каналы, которые в документе названы gutters, и двусторонние высокоскоростные соединения HBI. Данные выходят наружу через базовый кристалл.
На выходе Intel отказывается от широкой HBM PHY. Базовый кристалл сериализует поток и гонит его по пакетам UCIe на 32 GT/s. Для чиплетной архитектуры это логично: UCIe уже задумывали как стандартный язык общения между кристаллами в одной сборке.
Тут есть и неприятная деталь. 32 GT/s — верхняя планка текущей спецификации UCIe. То есть Intel в патенте сразу упирается в потолок стандарта, а не оставляет очевидный запас по частоте интерфейса.
| Параметр | Классическая HBM | Intel XBM по патенту |
|---|---|---|
| Подключение к вычислителю | Широкая параллельная шина через интерпозер | Сериализованные UCIe-линии через базовый кристалл |
| Ширина интерфейса | Около 1024 бит на стек | UCIe-пакеты на 32 GT/s |
| Ячейка памяти | Классическая DRAM во front-end-of-line | 1T1C DRAM на BEOL-транзисторах |
| Главная цель | Максимальная пропускная способность рядом с GPU/ASIC | Меньшая упаковка и ниже стоимость сборки |
Ремонт после сборки и борьба за выход годных
Высокий стек памяти плохо прощает дефекты. Если один слой портит всю сборку, экономика быстро становится неприятной. Поэтому Intel много места в заявке отводит ремонту, а не только самой ячейке памяти.
Базовый кристалл несет запасные каналы, логику декодирования, отладки и встроенный саморемонт BISR. В заявке описаны четыре субканала резервных массивов памяти. Они работают как взаимозаменяемый запас для дефектов в верхних кристаллах.
Это ремонт после сборки. Для высокой стопки такой подход может поднять выход годных чипов. Особенно если Intel реально дойдет до 16 слоев, где вероятность мелких дефектов растет вместе с числом операций.
Упаковку тоже пытаются ужать. Intel описывает memory-on-package и структуру reversed overhang, чтобы снизить высоту стека. В заявке указано, что обычная MoP-сборка может добавить 300-350 мкм по оси Z. Компания также хочет убрать stiffener, который обычно сдерживает изгиб, и питать DRAM напрямую от регулятора напряжения.
XBM не стоит путать с ZAM
У Intel параллельно есть другой проект памяти — ZAM, или Z-Angle Memory. Его компания разрабатывает вместе с SAIMEMORY, дочерней структурой SoftBank, и собирается показать на VLSI Symposium 2026.
ZAM решает другую задачу. Там акцент идет на bonding: девятислойный стек почти обычной DRAM соединяют fusion-bonding, а кремний между ярусами утончают примерно до 3 мкм. Для ZAM заявляют примерно двукратную плотность пропускной способности относительно HBM4, а коммерческий запуск целят на 2029 год.
XBM устроена радикальнее. Она меняет саму DRAM-ячейку, переносит ее в BEOL и заменяет интерфейс на UCIe. На бумаге это ближе к нативной чиплетной памяти, чем к очередной версии HBM.
Ограничения пока жесткие. Массовое производство BEOL DRAM не доказало зрелость на таких масштабах. UCIe в патенте уже работает на максимальной скорости спецификации. А конкурировать XBM придется не с сегодняшней HBM3E, а с HBM4E и собственным ZAM-планом Intel.
Патентную заявку Intel можно посмотреть в базе FreePatentsOnline. Документ подали 26 декабря 2024 года, опубликовали 2 июля 2026 года, а продукта или дорожной карты XBM у Intel пока нет.
