Содержание
Дорожная карта IMEC растягивает переход к sub-1nm на десятилетие: первые узлы ниже 1 нм в исследовательском плане появляются около 2034 года, а 0,2 нм и меньше — уже в середине 2040-х.
Это не календарь массового производства. IMEC прямо привязывает годы к готовности технологий в разработке, а не к тому, когда вы купите процессор «на 0,7 нм» в магазине.
Почему закон Мура замедлился, но плотность всё равно растёт
IMEC свёл в одну линию, как менялось масштабирование логики с конца 1990-х. С 1998 по 2010 плотность логики росла темпом около 50% в год — условно, площадь SRAM «резали пополам» каждый год. После 2010 и до 2026 индустрия, по формулировке дорожной карты, приближается к почти линейному прогрессу, без прежних скачков по плотности.
Спрос на производительность никуда не делся. Поэтому рост всё чаще вытягивают не только «тонкими» нормами, но и упаковкой: 2.5D/3D, чиплетами и плотной связкой логики с памятью, что особенно видно в ИИ-ускорителях.
При этом IMEC напоминает и про ограничения упаковки: тепло, энергопотребление и цена растут вместе со сложностью. Поэтому «переезд на новый узел любой ценой» всё чаще заменяют комбинацией чиплетов и продвинутого корпуса.
Логика: от GAA в 2 нм к CFET в 0,7 нм и дальше
В ближайшие годы дорожная карта держится за семейство nanosheet/GAA (Gate-All-Around). Стартовую точку IMEC связывает с TSMC N2, который должен открыть эпоху nanosheet-транзисторов. Дальше в планах — серия суб-2-нм узлов у разных компаний: у TSMC упоминаются A16, A14, A13, A12, у Intel — 14A и его оптимизации.
Последним «наноcheet-узлом» в этой логике IMEC называет A10 примерно к 2031 году. После него начинается переход к sub-1nm.
Для sub-1nm IMEC ставит на CFET (Complementary FET): это развитие nanosheet, где транзисторы начинают стековать по вертикали. Такой подход уменьшает площадь ячейки и поднимает плотность. В дорожной карте первый CFET-узел — A7 (0,7 нм) к 2034.
- A7: 0,7 нм, ориентир — 2034
- A5: 0,5 нм, ориентир — 2036
- A3: 0,3 нм, ориентир — 2040
По мере созревания CFET IMEC закладывает рост плотности CMOS-логики до +80% (в рамках улучшений поколения).
Следующий большой «прыжок» в карте — 2D FET и новые материалы каналов. Первое появление 2D FET IMEC ставит на A2 (0,2 нм) к 2043, а узлы меньше 0,2 нм — примерно к 2046. Там же фигурируют варианты 2D CFET или 2D nanosheet.
Проводники и питание: медь сдаёт позиции рутению, а IVR переезжает ближе к кристаллу
IMEC отдельно расписывает масштабирование межсоединений (BEOL). Сейчас индустрия живёт на dual/single damascene с медью и шагом металла около 24-26 нм на уровне 2 нм (ориентир — 2025). До 2028 и узла A14 шаг хотят снизить до 20-22 нм.
К 2031 (узел A10) IMEC ждёт переход к semi-damascene и subtractive metallization. В этой схеме Ru (рутений) начинает вытеснять медь, а в проводниках появляются намеренные воздушные зазоры и self-aligned vias. В таблице IMEC для A10 указан шаг 18-20 нм, а для A7 (2034) — 16-18 нм.
Для узлов 0,5 нм и ниже IMEC закладывает альтернативные материалы. В числе примеров — эпитаксиальный PtCoO (platinum cobalt oxide) на сапфире. Цель — ещё ниже сопротивление и шаги проводников порядка 16-12 нм в районе 2037 (A5/A3 в R&D-стадии по проводникам).
Ещё один пласт — питание. IMEC описывает план по переносу IVR (Integrated Voltage Regulators) ближе к чипу: сначала внутрь PCB материнской платы в 2026-2027, а затем — в сам корпус/пакет чипа в период 2028-2032. Там упоминаются 2.5D MIM-конденсаторы и Can/SI Power-устройства, а также подача питания через TSV в духе подходов, похожих на EMIB-T.
Полная дорожная карта и пояснения к ней опубликованы IMEC на официальном сайте: IMEC.
Ключевые ориентиры по узлам в этой логике такие: A10 (1,0 нм) — около 2031, A7 (0,7 нм) — около 2034, A2 (0,2 нм) — около 2043, а <0,2 нм — около 2046.
