Содержание
В Пекинском университете показали прототип EDA-инструмента, который проектировали под Huawei LogicFolding. Команда говорит о «true-3D» подходе: чип оптимизируют сразу как единую вертикальную структуру, а не рисуют слои по отдельности и складывают их в стопку. В ранних тестах на open-source схемах разработчики получили минус 30% к суммарной длине внутренних соединений.
Сокращение проводников — это не косметика. Чем короче трассы, тем ниже паразитные сопротивление и ёмкость на критичных линиях. А значит, меньше задержки распространения сигнала и проще держать частоты.
Чем «true-3D» отличается от привычного 3D-стека
На рынке давно есть платформы 3D IC дизайна от Synopsys и Cadence. Но они в первую очередь решают задачу компоновки нескольких кристаллов или чиплетов в одном корпусе. Это про multi-die stacking и advanced packaging, где каждый кристалл проектируют отдельно, а потом интегрируют на уровне упаковки.
LogicFolding работает иначе. Huawei «сгибает» транзисторную логику внутри одного чипа в вертикальные слои. Это intra-die оптимизация. Тут place-and-route должен видеть весь объём сразу. Иначе вы снова получите набор 2D-слоёв, которые просто сложили друг на друга.
Прототип Пекинского университета как раз делает ставку на единое пространство проектирования с самого начала. По их словам, такой подход дал не только сокращение длины проводников, но и прирост производительности и улучшение теплового поведения по сравнению с классическими EDA-пайплайнами.
Почему Huawei продвигает LogicFolding и что уже объявили
Новость всплыла на фоне публичного анонса LogicFolding и связанной с ним Tau Scaling Law. Huawei представила их на IEEE International Symposium on Circuits and Systems (ISCAS 2026) в Шанхае. По времени это разошлось почти впритык: прототип EDA-инструмента университет показал через два дня после доклада Huawei.
Цель Huawei сформулировала прямо: к 2031 году выйти на плотность транзисторов, сопоставимую с 1,4-нм техпроцессами. При этом компания рассчитывает обойтись без доступа к EUV-литографии, которая для неё недоступна из-за экспортных ограничений США.
Механика LogicFolding понятная на пальцах. Берём «плоскую» 2D-разводку и «складываем» её в 3D. Сигнал проходит меньшее физическое расстояние. Задержки падают за счёт более коротких критичных соединений.
Huawei уже обозначила и первый коммерческий носитель технологии. Процессоры Kirin для смартфонов, которые выйдут позже в 2026 году, должны стать первыми массовыми чипами с LogicFolding.
Рынок EDA в Китае и главный вопрос к университетскому прототипу
Даже сильная идея в EDA упирается в «землю»: интеграцию с PDK, валидацию на реальных техпроцессах и доверие после множества tape-out. Университетский прототип — это только начало. Производственный EDA-софт доводят годами, и его проверяют на тысячах проектов, прежде чем им начинают рисковать в больших чипах.
Контекст у Китая тут жёсткий. По данным EE Times China, Synopsys, Cadence и Siemens EDA занимают 31%, 30% и 13% мирового рынка EDA. А их совокупная доля внутри Китая превышает 80%.
При этом китайские EDA-компании тоже двигаются. Называют Empyrean Technology и Primarius: они продвинулись в analog, mixed-signal и физической верификации. Но полного цифрового флоу уровня западных лидеров на продвинутых нормах у них пока нет.
Поэтому главный вопрос к разработке Пекинского университета простой: сохранится ли заявленный выигрыш в 30% по длине проводников, когда речь пойдёт о больших коммерческих дизайнах и производственных ограничениях. На медиа-брифинге глава комитета учёных Huawei и президент полупроводникового направления компании Хэ Тинбо сформулировала это так: «No single company can independently find all the answers along the path of semiconductor evolution» (ни одна компания не найдёт все ответы в одиночку на пути эволюции полупроводников).
Детали о прототипе EDA-инструмента Пекинского университета опубликовала South China Morning Post.
