Содержание
GAA-транзисторы без EUV перестали быть чистой теорией для китайской микроэлектроники. IMECAS, Институт микроэлектроники Китайской академии наук, показал рабочие stacked-nanosheet GAA-устройства, изготовленные с помощью иммерсионной DUV-литографии.
Звучит громко, но это не готовый 3-нм техпроцесс. Мы бы назвали новость аккуратнее: Китай подтвердил работоспособность одного исследовательского маршрута к 3 нм без EUV. До массового производства чипов такого класса еще далеко.
Рабочие GAA-устройства есть, полноценного 3-нм узла нет
IMECAS завершил раннюю интеграцию процесса для stacked-nanosheet GAA-транзисторов и получил функциональные образцы на DUV, сообщил главный инженер китайского проекта National Major Special Project 02 Е Тяньчунь на конференции IC World в Пекине.
По данным DigiTimes, исследователи получили значения Ion/Ioff 9,7×10⁵ и 7,6×10⁵. Оба результата выше порога 5×10⁵. Простыми словами, затвор действительно управляет каналами, а транзистор различает включенное и выключенное состояния.
Но эти цифры не отвечают на главный вопрос для фабрики: насколько маленьким получился транзистор. IMECAS не раскрыл gate pitch, metal pitch, размеры нанослоев, плотность транзисторов и плотность SRAM. Без этих параметров нельзя сравнивать разработку с коммерческими узлами Intel, Samsung Foundry или TSMC.
И это ключевая оговорка. Рабочий транзистор — еще не техпроцесс для выпуска чипов.
Почему GAA нужен после FinFET
Gate-all-around пришел на смену FinFET в передовых узлах, потому что затвор охватывает канал со всех сторон и лучше держит ток под контролем при уменьшении размеров транзистора.
В stacked-nanosheet GAA канал собирают из нескольких тонких листов. Такая конструкция помогает бороться с утечками, когда обычный FinFET уже упирается в физику. Поэтому Samsung, Intel и TSMC двигают GAA в своих передовых линейках, хотя конкретные реализации у компаний отличаются.
IMECAS занимается технологиями для такого перехода с 2020 года. В фокусе института — узлы ниже 3 нм, поэтому в анонсе фигурирует 3-нм класс. Но 3-нм класс в лабораторном описании и коммерческий 3-нм процесс — разные уровни сложности.
DUV вместо EUV: путь возможен, но дорог по сложности
Главная часть эксперимента — попытка построить GAA-маршрут без EUV-сканеров, используя иммерсионную DUV-литографию. В серийном производстве передовых узлов такой подход никто не доводил до уровня массового выпуска.
EUV упрощает формирование очень мелких структур. Если его нет, фабрика чаще прибегает к многократному паттернингу. Это повышает число операций, усложняет контроль дефектов и бьет по выходу годных кристаллов. На бумаге маршрут может работать, но фабрика живет не бумагой, а стабильностью тысяч пластин.
Е Тяньчунь говорил и о других направлениях: архитектурных изменениях, DTCO, STCO и более плотной работе со зрелыми техпроцессами. DTCO связывает проектирование чипа с возможностями производства. STCO поднимает этот подход на уровень системы, упаковки и конечного устройства.
Для Китая это еще и способ снизить зависимость от зарубежного оборудования, ПО и технологий, которые подпадают под экспортные ограничения США, Японии и европейских стран. Мы оставим политику за скобками: технически речь о поиске альтернативного маршрута, когда доступ к EUV ограничен.
Что мешает назвать это китайскими 3 нм
Коммерческий техпроцесс требует не только литографии, но и отлаженной связки осаждения, травления, очистки, метрологии, контроля параметров, материалов и температурных режимов. IMECAS пока показал исследовательский поток для транзисторов, а не производственный маршрут для чипов.
Даже если институт позже раскроет геометрию и покажет корректно масштабированные GAA-устройства на DUV, до выпуска 3-нм кристаллов останется большая дистанция. Нужны тестовые чипы, SRAM-массивы, статистика выхода годных и повторяемость процесса.
Поэтому формулировка «Китай сделал 3 нм без EUV» звучит сильнее фактов. Корректнее говорить так: IMECAS показал рабочие stacked-nanosheet GAA-транзисторы на DUV и подтвердил Ion/Ioff 9,7×10⁵ и 7,6×10⁵, но не раскрыл gate pitch, metal pitch, плотность транзисторов и плотность SRAM.
